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ENCICLOPEDIA DE RADIOELECTRÓNICA E INGENIERÍA ELÉCTRICA Microcontroladores 8ХС51СВ de INTEL. Enciclopedia de radioelectrónica e ingeniería eléctrica.
Enciclopedia de radioelectrónica e ingeniería eléctrica. / Microcontroladores El grupo 8XC51GB incluye los microcontroladores 80С51ГВ, 83С51ГВ, 87С51ГВ, 80С51ГВ-1, 83С51ГВ-1 y 87С51ГВ-1. En el momento de redactar este artículo, todos ellos se produjeron en un paquete PLCC de 68 pines y se marcaron con el prefijo N (N80C51GB, N83C51GB, etc.). Los cristales están fabricados con la tecnología CHMOS III-E de Intel. Las versiones con ROM interna programable no tienen ventana transparente en la carcasa, es decir, se clasifican como programables una sola vez. Esto limita un poco el círculo de sus consumidores debido al hecho de que durante la depuración no es posible trabajar por prueba y error con reprogramaciones repetidas del cristal, pero es necesario utilizar el emulador adecuado. Los tres primeros controladores anteriores funcionan con una frecuencia de señal de reloj de 3,5 a 12 MHz, el resto funcionan en el rango de frecuencia de 3,5...16 MHz. La tensión de alimentación de todos los controladores es de 5 V, no se produjeron versiones de bajo voltaje. Principales características técnicas de los controladores del grupo 8хС51GB:
La mayoría de estas características son inherentes a toda la familia MCS51 y, por tanto, no nos detendremos en ellas en detalle. Para aquellos que no están familiarizados con ellos, recomendamos consultar los artículos sobre microcomputadoras de un solo chip publicados en [1-3]. Además, al analizar los microcontroladores 8xC51Fx, 8x151Fx [4], se describió en detalle una serie de contadores programables y, por lo tanto, también se considerarán solo desde el punto de vista de sus diferencias con los disponibles en 8xX51Fx. El tema que conoceremos serán aquellas características del 8xC51GB que no se encuentran en ninguno de los otros grupos de la familia MCS51. Tenga en cuenta que los controladores 80С51ГВ y 80С51ГВ-1 no contienen memoria de programa interna, 83С51ГВ y 83С51ГВ-1 tienen ROM programable por máscara con una capacidad de 8 y 16 KB, respectivamente, y 87С51ГВ y 87С51ГВ-1 tienen una ROM reprogramable con una capacidad de 8 y 32 KB, respectivamente. PROPÓSITO DE LAS CONCLUSIONES El objeto de las conclusiones de los controladores del grupo en cuestión es el siguiente:
La mayoría de estas conclusiones son familiares para quienes ya han trabajado con microcontroladores de la familia MCS51. Nuevos son los pines de los puertos P4, P5 con sus funciones alternativas (se enumeran después del signo /), pines de alimentación (AVrol, AVss) y señales asociadas al ADC (COMPREF, ASN0-ASN7, TRIGIN), que se comentarán al describir los dispositivos correspondientes. El puerto PO es similar a los puertos correspondientes de microcircuitos anteriores y realiza las mismas funciones. Los controladores 8xC51GB tienen dos puertos nuevos: P4 y P5. Como R1-RZ. Son puertos de E/S cuasi bidireccionales de ocho bits con una resistencia interna de alta potencia para garantizar que las salidas se establezcan rápidamente en 1 lógico al conmutar. La resistencia se conecta a la etapa de salida durante dos ciclos de reloj para llevar la salida al estado especificado y luego se desconecta. Los pines de los puertos P1-P5, que se encuentran en el estado lógico 1, tienen un alto potencial debido a la resistencia interna y pueden usarse en este estado como entradas. A diferencia de PO, las líneas de entrada de los puertos P1-P5 están equipadas con disparadores Schmitt. Casi todos los pines de los puertos tienen un propósito alternativo (Tabla 1). Al restablecer, los pines del puerto RZ se configuran en estado único, el resto en estado cero. Introduzca RESET# - restablecer. Un nivel bajo en esta entrada durante dos ciclos de la máquina mientras el generador de reloj está funcionando provoca que el controlador se reinicie. Los pines del puerto se ajustan a su estado inicial en el momento en que el voltaje en la entrada RESET# cae a 0,3...0,4 V. El procedimiento de reinicio dura cinco ciclos de la máquina (60 períodos de reloj). Es necesario prestar atención al hecho de que la polaridad de las señales de reinicio de los microcontroladores del grupo 8xC81GB es la opuesta a la de otros microcircuitos de la familia MCS51. El autor desconoce las razones de esta inversión. La entrada ALE/PROG# es completamente similar a la entrada correspondiente de otros controladores de la familia MCS51. Tenga en cuenta que en 8xC51GB el usuario tiene la capacidad de prohibir la salida de la señal ALE. poniendo a 0 el bit menos significativo del registro SFR, ubicado en la dirección 8EN. La señal A1E se emite sólo cuando el comando MO\/C o MO\/X está activo; en otros casos, este pin se mantiene en un solo nivel. Cuando se trabaja sólo con la memoria interna de programas y datos, no habrá ninguna señal en la salida ALE. La entrada EA#/Vpp se utiliza para habilitar la selección de comandos de la memoria interna del programa, si hay uno en el chip y la entrada está conectada a un cable común. Cuando se le aplica un solo nivel, se ejecuta el programa de la memoria de programa externa. Sin embargo, esto último sólo es posible hasta que se establezcan los bits de protección de la memoria interna del programa, como se explicará más adelante. Se aplica un voltaje de programación Vpp = 12,75 V a este pin al programar la ROM interna de los microcircuitos 87С51ГВ, 87С51ГВ-1. DIFERENCIAS 8ХС51GВ DE OTROS PRODUCTOS DE LA FAMILIA MCS51 Entonces, enumeremos las diferencias más significativas entre los controladores 8xC51GB. Son los siguientes:
ADC DE NODO El ADC de los microcontroladores 8xC51GB (ver diagrama funcional en la Fig. 1) tiene ocho entradas analógicas (pines ASN0-ASH7), una entrada de disparador externo TRIGIN, pines de alimentación (AVHrol) y un cable común (AVss) de la parte analógica. aislado galvánicamente de los pines digitales correspondientes, así como de la salida del voltaje de comparación de referencia (ejemplo) COMPREF. El ADC incluye un multiplexor de ocho canales, una barra resistiva de 256 elementos, un comparador, un dispositivo de muestra/retención, ocho registros de resultados, un registro de aproximación sucesiva y un registro de resultados de comparación. En realidad, hay 10 registros adicionales en el espacio SFR. Los registros AD0-AD7 (84Н,94Н, 0А4Н, 0В4Н, 0С4Н, 0D4Н, 0Э4Н, 0F4Н) contienen los resultados de la conversión para cada uno de los ocho canales. El valor de cada registro se actualiza al finalizar la conversión en el canal correspondiente, comenzando con el canal 0. El registro de resultados de comparación ASMR (0С7Н) contiene ocho indicadores que reflejan los resultados de comparar las señales en las entradas analógicas ASN0-ASN7 con el voltaje en la entrada COMPREF (Tabla 3). El indicador correspondiente se establece en 1 si el voltaje de entrada en esta entrada analógica excede COMPREF; de lo contrario, el indicador se restablece. El registro ACOM (097H) contiene el indicador de interrupción ADC ALF, el bit de habilitación de conversión ACE, dos bits de selección de canal ACCO y ACS1, el modo de entrada AIM y los bits del modo de inicio ATM (Tabla 4).
MODO COMPARAR Este modo está siempre activo y se utiliza para comparar los voltajes en las entradas ASN0-ASN7 con el voltaje de referencia suministrado a la entrada COMPREF del controlador. Cada vez que se inicia el ADC, el estado de cada bit del registro ASMR cambia a uno nuevo, comenzando desde canal 0, independientemente del modo de sondeo del canal establecido. El modo le permite realizar rápidamente una comparación más-menos de dos señales analógicas utilizando un método de hardware, lo que puede acortar y simplificar significativamente el programa que se está ejecutando. Si no se utiliza el modo de comparación, se puede aplicar cualquier voltaje de Vcc a Vss a la entrada COMPREF. MODO DE INICIO El ADC se puede activar desde fuentes internas y externas. En el primer caso, el bit ATM del registro ACON debe establecerse en 1. En este modo, en el ciclo siguiente al cual el bit ACE se estableció en 1, la conversión comienza desde el canal 0. Una vez completada la conversión, el indicador ALF se activa. configurado en el séptimo canal. Si la interrupción del ADC está habilitada, establecer el indicador en 1 provoca una interrupción en el vector del ADC. Un nuevo ciclo comienza una vez completado el anterior. Establecer el bit ACE en 0 completa la conversión. En el modo de disparo externo, la conversión comienza cuando la entrada TRIGIN es cero. No hay bloqueo de borde en esta entrada y su estado se determina consultando cada ciclo de la máquina. En otras palabras, para activar la conversión, la duración de la señal cero en la entrada TRIGIN debe ser mayor que la duración del ciclo de la máquina. Después de ejecutar un bucle hasta completarlo, se ignora el estado de la entrada TRIGIN y se realiza la conversión de la misma forma que en el caso anterior. Después de completar el ciclo, el ADC se detiene hasta que llega un nuevo pulso a la entrada TRIGIN o hasta que es activado internamente por el bit ACE.
MODO DE INICIO DE SESIÓN Al establecer el bit AIM en 0, el ADC entra en el llamado modo de escaneo, en el que la conversión se lleva a cabo en la secuencia ASN, ASN1....ACN7. Los resultados de la conversión se colocan en consecuencia en los registros ADO. AD1.....AD7. Cuando el bit AIM se establece en 1 después de que se inicia el ADC, se realizan cuatro conversiones de señal secuenciales en el canal, cuyo número está determinado por el estado de los bits ACS0 y ACS1 del registro ACON. Los resultados de estas mediciones de señal en el canal seleccionado se escriben en los registros AD0-AD3. Después de este ADC. Al igual que en el modo de escaneo, sondea los canales ASN4-ASN7. los resultados de la conversión se ingresan en AD4-AD7. USO DE ADC PARA MENOS CANALES
Hay varias opciones para usar ADC con menos de ocho canales. Si el tiempo de conversión no es crítico, simplemente puede esperar la interrupción después de que se complete la conversión en el séptimo canal y leer los resultados solo de los canales seleccionados. Si es importante obtener el resultado inmediatamente después de completar la conversión en el canal seleccionado, Intel ofrece contar el intervalo de tiempo deseado utilizando un temporizador y sus interrupciones. Otro método recomendado es sondear periódicamente el estado del registro de resultados correspondiente. Su cambio proporciona información de que se ha producido una nueva transformación (sin embargo, este método sólo es adecuado si la tensión medida no es constante). El uso del modo de selección de canal no reduce el tiempo de conversión, solo aumenta el número de mediciones en el canal seleccionado por ciclo. ADC EN MODO MICROPOWER El ADC de los controladores 8xC51GB incluye un circuito que limita el consumo de energía del nodo en los modos XX y MP al valor de la corriente de fuga. Para el funcionamiento normal de este circuito, se debe aplicar el potencial de uso al pin AVioi del microcontrolador. Durante el tiempo que el ADC está en modo de bajo consumo, la tensión de alimentación se puede reducir a 2,5 V. ARRAYS DE CONTADORES PROGRAMABLES El microcontrolador 8xC51GB incluye una matriz de contadores programables (PCA), similar a la utilizada en el 8xC51Fx [4]. Sin embargo, el 8xC51GB también tiene una segunda matriz similar: PCA1. Sus diferencias con RSA son las siguientes:
Los microcontroladores 8xC51GB admiten 15 vectores de interrupción (Tabla 6). Los cinco más jóvenes son similares a los que se encuentran en todos los controladores de la familia MCS51, el sexto sirve para el tercer temporizador/contador (apareció solo a partir de los cristales de la familia MCS52), el séptimo, disponible solo en 8xC51FX, 8x151FX y 8xC51GB. , admite una matriz de contador programable (PCA). Este último dispone además de interrupciones de cinco entradas externas (INT2 - INT6). una segunda matriz de contadores programables, un ADC y un puerto serie extendido.
En todos los controladores de la familia MCS51 es posible desactivar cada interrupción ajustando el bit correspondiente en el registro IE a un nivel bajo, lo que naturalmente también es válido para 8xC51GB. Sin embargo, dado que contiene el doble de fuentes de interrupción, se utiliza un registro IEA adicional para habilitarlas/deshabilitarlas (Tabla 7). Como en el caso anterior, poner un bit a 1 habilita la interrupción correspondiente; restablecerlo a 0 la deshabilita. Dirección de registro IEA-0A7N. Tenga en cuenta que todas las interrupciones, incluidas las descritas en la tabla. 7, se puede desactivar simultáneamente estableciendo el bit EA (IE.0), el bit más significativo del registro IE, en 7.
Cada interrupción puede tener su propia prioridad (desde el nivel 0, el más bajo, hasta el nivel 3, el más alto). El nivel de prioridad está determinado por el estado de los bits en los pares de registros IP, IPH e IPA, IPHA. El primero de ellos es idéntico al de controladores anteriores y se describe en detalle considerando el grupo 8xC51Fx. El segundo par (direcciones de registro 0B8H y 0B6H, respectivamente) está disponible solo en 8xC51GB y sirve interrupciones que solo están disponibles en estos controladores. En mesa 8 muestra la correspondencia entre los bits de registro y las interrupciones, cuyo nivel determinan, en la tabla. 9 - correspondencia entre los niveles de prioridad y el estado de los bits en los pares de registros IP, IPH e IPA, IPHA.
Las interrupciones de baja prioridad, a su vez, sólo pueden ser interrumpidas por un evento de mayor prioridad (pero no igual). En consecuencia, una interrupción con la prioridad más alta no se puede interrumpir. Si el procesador recibe simultáneamente solicitudes de dos o más interrupciones con la misma prioridad, entonces el orden de su procesamiento está determinado por una secuencia especial de indicadores de interrupción de sondeo. Para controladores 8xC51GB se ve así:
Las interrupciones externas I NT0 e INT1 del microcontrolador 8xC51GB corresponden completamente a interrupciones similares de todos los microcircuitos de la familia MCS51 y, dependiendo del estado de los bits ITO e IT1 del registro TCON, se pueden arreglar tanto por nivel como por diferencia de 1 a 0. Los pines externos INT2 e INT0 pueden responder tanto a los flancos positivos como a los negativos de la señal. El microcircuito tiene un registro EXICON (6С2Н), que contiene los bits IT5.2 e ITЗ, que determinan el flanco activo de la señal en los pines P2(INT5.3) y PXNUMX(INTТЗ). Cuando el bit ITn se establece en 0, la interrupción se inicia en un flanco negativo, cuando ITn = 1, en un flanco positivo. Los eventos externos INT4 - INT6 se detectan sólo mediante un flanco positivo en los pines P5.4(INT4) - P5.6(INT6). Todas las interrupciones externas generan indicadores de conjunto de hardware correspondientes. Para eventos INTO, INT1 son los bits 1E0 e IE1 del registro TCON. Las banderas IE2-IE6 están en el registro EXICON. Se restablecen por hardware en el momento en que el procesador cambia a la subrutina de procesamiento de interrupciones correspondiente. Durante el ciclo de la máquina, los pines de interrupción externos se interrogan sólo una vez. Por lo tanto, para que se registre una interrupción, la duración de su nivel activo debe exceder la duración de un ciclo de máquina (12 períodos de reloj). El propósito de los bits del registro EXICON se da en la tabla. 10.
PUERTO SERIE AVANZADO El puerto serie mejorado (SEP) tiene el hardware para implementar el bus 1C, que es el estándar de comunicación serie de facto. SEP permite el funcionamiento en cuatro modos diferentes y tiene tres fuentes de reloj diferentes. Se utilizan dos pines del microcircuito para sus necesidades: P4.1 - entrada/salida de datos y P4.0 - para emitir una señal de reloj. Un paquete enviado o recibido consta de ocho bits de datos. Esto utiliza ocho ciclos de operación SEP. En ausencia de información recibida o transmitida, la señal del reloj y los datos están inactivos. Se asignan tres registros SFR a SEP: SEPCON (0D7H), SEPDAT (0E7H) y SEPSTAT (0F7H). Sólo se abordan byte a byte. La asignación de bits en los registros SEPCON y SEPSTAT se muestra en la tabla. 11 y 12 respectivamente.
En la Fig. La Figura 2 muestra las características distintivas de los modos de funcionamiento del SEP: los niveles activos de la señal del reloj y los flancos utilizados para la recepción o transmisión. Como se desprende de la tabla. 11, el modo de funcionamiento SEP está determinado por el estado de los bits CLKPOL y CLKPH ubicados en el registro SEPCON.
Para recibir o transmitir un byte, el usuario debe seleccionar el modo de funcionamiento del puerto (bits CLKPOL y CLKPH), la velocidad de transferencia (SEPS1 y SEPS0) y configurar el bit SEPE en 1. El proceso de transferencia comienza inmediatamente después de cargar el byte en el SEPDATA. registro. La recepción se inicia estableciendo el bit SEPREN en 1 cuando el registro SEPDATA está vacío y no hay transmisión. Después de recibir ocho bits, SEPREN se reinicia mediante hardware. La finalización de una recepción o transmisión hace que el bit SEPIF se establezca en 1. Sólo se puede restablecer mediante programación. Si el usuario intenta escribir (o leer) en el registro SEPDATA mientras transmite o recibe, se establece el bit de error correspondiente. El indicador SEPFWR se establece cuando se intenta hacerlo mientras se envía un byte, y SEPFRD se establece cuando se intenta hacerlo mientras se recibe un byte. No hay interrupciones asociadas con la configuración de estos bits, por lo que el usuario debe controlar su estado de forma independiente. Naturalmente, restablecer estas banderas sólo se puede hacer mediante programación. TEMPORIZADOR DE HARDWARE El temporizador de vigilancia de hardware (HWDT) reinicia el microcontrolador cuando se desborda, lo cual es una forma de combatir los bloqueos del sistema (bucles de programa). El temporizador/contador del módulo 4 PCA también se puede configurar para realizar una función similar, pero dicho uso limita las capacidades del usuario y, por lo tanto, ha aparecido un WDT independiente en 8xC51GB, que no requiere el uso de PCA. El dispositivo de vigilancia de hardware consta de un contador de 14 bits, que se incrementa con cada ciclo de la máquina, y el registro SFR WDTRST (0A6H). El temporizador está siempre activo y, cuando el generador de reloj está en marcha, aumenta continuamente el contenido del contador. No hay forma de detener el temporizador. Si el programa de usuario no escribe ninguna información en WDTRST, entonces cada 16 ciclos de la máquina el HWDT genera una señal RESET, que reinicia el microcontrolador. En este caso, el contador se pone a cero. Para evitar que se active HWDT, el programa de usuario debe ingresar dos bytes secuencialmente en el registro WDTRST (384EN y 16A383H) en un intervalo de al menos 01 ciclones de máquina. Tenga en cuenta que WDTRST sólo puede escribir información; no hay medios para leer su contenido. No se recomienda realizar el reinicio antes mencionado del temporizador de vigilancia utilizando una rutina de manejo de interrupciones desde uno de los temporizadores/contadores, ya que las interrupciones se pueden procesar incluso cuando el programa principal está congelado. El mejor lugar para colocar los comandos de reinicio del mecanismo de vigilancia es en un fragmento de programa ejecutado cíclicamente cuyo período de repetición sea menor que el tiempo de respuesta HWDT.
Poner el 8xC51GB en modo de microalimentación detiene el reloj interno y el HWDT. Sacar el controlador del modo microconsumo, como todos sus predecesores, se puede hacer de dos maneras: reiniciando o llamando a una interrupción externa, habilitada antes de cambiar el 8xC51GB al modo nombrado. En el primer caso, HWDT se restablece a cero; en el segundo, cuando se inicia el generador de reloj, el contenido del contador HWDT seguirá aumentando. Pero dado que un arranque estable del generador de reloj requiere un tiempo de aproximadamente dos docenas de sus períodos, se recomienda que la duración del pulso de interrupción externo que saca al controlador del modo de microconsumo no sea menor que el tiempo mencionado. El programa de procesamiento de interrupciones comenzará a ejecutarse solo después de que el nivel de la señal de interrupción externa haya pasado a 1, cuando la frecuencia de generación se haya estabilizado. Al mismo tiempo, el contador HWDT comenzará a incrementarse, es decir, mientras la señal de interrupción esté en el nivel cero, HWDT no funciona. En el modo XX, el generador de reloj del controlador no está desactivado. Como resultado, el contenido del contador HWDT aumenta continuamente y, para evitar un reinicio excesivo, es necesario utilizar una interrupción del temporizador, que saldrá de este modo, restablecerá el contador del temporizador de vigilancia y volverá al modo inactivo. A continuación se muestra un fragmento de código que utiliza la interrupción T/CO para restablecer periódicamente el HWDT. Es cierto que, como se señaló anteriormente, utilizar una interrupción de este tipo no es el mejor lugar para restablecer el contador, y es mejor integrar dicho procedimiento en una parte del programa que se ejecuta periódicamente: sondear el teclado o mostrar información. Por lo tanto, el fragmento dado debe considerarse como un ejemplo de demostración y no como una subrutina que debe usarse en programas sin modificaciones. DETECCIÓN DE FALLO DE RELOJ El circuito de detección de fallas del oscilador (OFD) está diseñado para restablecer el microcontrolador si la frecuencia del oscilador cae por debajo del límite de especificación. Si después del reinicio la frecuencia del reloj no cambia (o mejor dicho, no aumenta al valor permitido), el controlador permanecerá en este estado. Tenga en cuenta que exceder la frecuencia por encima del límite establecido no implica su reinicio. El circuito OFD siempre se enciende después de un reinicio o cuando el controlador sale del modo de microconsumo. Para desactivarlo, debe escribir 0E1H y 01EN secuencialmente en el registro OSCR (0A5H). Esto debe hacerse, en particular, antes de cambiar al modo de microconsumo, ya que en él el generador de reloj está apagado. El circuito se puede reactivar únicamente reiniciando o saliendo del modo microconsumo mediante una interrupción externa. El estado del circuito OFD se puede determinar leyendo el registro OSCR. Si OSCR=0FFH, la detección de fallas está habilitada, si OSCR=0FEH está deshabilitada, CONCLUSIÓN Así, hemos completado nuestra revisión de las características de los microcontroladores de ocho bits de la familia MCS51, desarrollados y fabricados por Intel. Resultó que tuvieron tanto éxito que la replicación de muchos de ellos (con algunas mejoras tecnológicas) continúa hasta el día de hoy. La demanda constante de estos controladores está determinada por el hecho de que cientos de miles de desarrolladores se han acostumbrado a ellos, han desarrollado una gran cantidad de software y han adquirido una flota de herramientas cruzadas y de depuración. En muchos casos, un nuevo desarrollo no requiere sustituir el microcontrolador por algo radicalmente nuevo, por lo que es más recomendable realizarlo sobre algo ya conocido y dotado de herramientas de soporte, que malgastar esfuerzos y dinero en pasar a un base de elementos diferentes. Por este motivo, Intel mejora periódicamente sus controladores para ampliar la gama de tareas que pueden resolver. Además, a esta mejora se sumaron empresas que nada tenían que ver con el desarrollo original. Así, hoy en día los microcontroladores compatibles con esta familia son producidos por Philips, Siemens, Dallas Semiconductor, Atmel, OKI y algunos fabricantes menos conocidos, incluidas varias empresas de la antigua URSS. Todos los controladores tienen el mismo conjunto de comandos y arquitectura básica, suelen ser compatibles con pines y tienen algoritmos de programación similares. Sin embargo, existen diferencias significativas en el conjunto de registros y hardware adicionales. Así, los microcontroladores de Dallas Semiconductor tienen dos registros DPTR y un mecanismo para conmutarlos, los productos Philips tienen ADC de bits altos, los controladores Siemens suelen tener memoria externa en el chip, direccionable mediante comandos MOVX, etc. Literatura
Autor: A. Frunze, Moscú
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