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Sistema de telecontrol multimando. Enciclopedia de radioelectrónica e ingeniería eléctrica.
Enciclopedia de radioelectrónica e ingeniería eléctrica. / Equipos de radiocontrol El codificador y el decodificador, que se discutirán en el artículo, le permiten crear un sistema de telecontrol con la transmisión simultánea de hasta siete comandos discretos. Ambos dispositivos son completamente CMOS y por lo tanto muy económicos. Para transmitir comandos, se utiliza un código de pulso numérico (para el funcionamiento de un codificador y decodificador de pulso numérico, consulte el artículo de A. Proskurin "Equipo de telecontrol discreto" - Radio, 1989, No. 4, pp. 29-31 .) Siete comandos transmitidos en cada ciclo de trabajo a su vez, corresponden a paquetes de uno a siete pulsos. Si en lugar de uno de ellos se transmite una ráfaga de ocho pulsos, esto significa que falta este comando. El diagrama esquemático del codificador se muestra en la fig. 1, y diagramas de señales en sus puntos característicos, en la parte superior de la Fig. 2. El codificador consta de un generador de onda cuadrada, un codificador y un interruptor de transistor de salida. A su vez, el codificador contiene dos contadores (uno de ellos con decodificador), un multiplexor, siete interruptores (según el número de comandos) y una tecla en el elemento OR-NOT.
El generador está hecho sobre los elementos DD1.1 y DD1.2. La frecuencia de repetición del pulso es de aproximadamente 1 kHz. Dado que el voltaje de conmutación de los elementos CMOS no es igual a la mitad del voltaje de suministro, el circuito R2VD1 se introduce en el generador para equilibrar los pulsos. Los pulsos del generador se alimentan a la entrada de un contador decimal con un decodificador DD2 y una de las entradas de la tecla, que es el elemento utilizado DD1.3. En los estados cero y simple del contador, en las salidas correspondientes del decodificador (pines 3 y 2 de DD2), hay un voltaje con un nivel lógico de 1, que prohíbe el paso de pulsos del generador a través del elemento DD1.3 a una llave electrónica realizada sobre el transistor VT1.
En todos los demás estados del contador, los pulsos de polaridad positiva generados en la salida de este elemento bajo la acción de los pulsos del generador abren periódicamente el transistor VT1. Como resultado, se forman pulsos de polaridad negativa en su colector, que pueden transmitirse a través de un enlace por cable o radio a un decodificador del sistema de telecontrol. En el circuito colector de este transistor se puede incluir un generador de RF o un modulador de sistema de control por radio. Si ninguno de los interruptores de control SA1 - SA7 está cerrado, el contador de microcircuitos DD2 opera con un factor de conversión de 10, y en la salida del elemento DD1.3, se forman ráfagas de ocho pulsos, separados por intervalos iguales a 2,5 oscilación del generador períodos. Supongamos ahora que los contactos de dos interruptores cualesquiera están cerrados, por ejemplo, SA2 y SA3. Consideraremos el trabajo del codificador, comenzando desde el momento en que el contador DD3 está en el estado cero. En este caso, la salida del multiplexor DD4 (pin 3) se conecta a través de sus llaves internas a la entrada X0 (pin 13), pero como el interruptor SA1 no está cerrado, esto no afecta el funcionamiento del contador DD2 y se realiza todo el ciclo de conteo. Al comienzo del siguiente ciclo, cuando la salida 1 (pin 2) del contador DD2 termina con un pulso de polaridad positiva, el contador DD3 cambia al estado 1 y la salida del multiplexor DD4 se conecta a su entrada X1. Este último, como se puede ver en el diagrama, se conecta a través del interruptor SA2 al pin 10 del contador DD2, por lo tanto, cuando ingresa al estado 4, el voltaje lógico 1 a través del multiplexor DD4 ingresa a la entrada R y lo devuelve a la estado cero. Como resultado, se forma una ráfaga de dos pulsos en la salida del elemento DD1.3 y el contador DD2 inicia un nuevo ciclo de conteo. En él, el contador DD3 pasa al estado 2, la salida del multiplexor se conecta a la entrada X2, la señal para poner el contador DD0 a 2 pasa a su entrada R después de la transición al estado 5, y una ráfaga de tres pulsos se forma a la salida del dispositivo. Después de completar la formación de la octava ráfaga de pulsos, se repite el ciclo del codificador. La duración máxima del ciclo a una tasa de repetición de pulsos de 1 kHz es de 80 ms; cuando se dan comandos, es algo menor. El diagrama esquemático del decodificador se muestra en la fig. Z. y diagramas de señales - en la parte inferior de la fig. 2. El dispositivo consta de un formador de pulsos, un detector de pausa, un contador de pulsos, un registro, un decodificador y siete (según el número de comandos) formadores de señales de control.
El formador de pulsos se realiza en el elemento DD1.1, la resistencia R1 y el condensador C1. El dispositivo tiene las propiedades de un circuito integrador y un disparador Schmitt. Sus pulsos de salida están algo retrasados con respecto a los de entrada y tienen un flanco pronunciado, independientemente de la duración de su flanco. Además, dicho moldeador suprime el ruido impulsivo de corta duración. El detector de pausa está formado por el elemento DD1.2, la resistencia R2, el diodo VD1 y el condensador C2. El funcionamiento de este nodo se ilustra en la Fig. 2 (ver diagramas de voltaje en los pines 7 yb del chip DD1). El primer pulso negativo del paquete, al pasar por el diodo VD1, cambia el elemento DD1.2 al estado cero. En la pausa entre el primer y el segundo pulso, el capacitor C2 se carga a través de la resistencia R2, sin embargo, el voltaje en la entrada del elemento no alcanza el umbral de conmutación y permanece en su estado original. Con la llegada de cada siguiente pulso de entrada, el capacitor C2 se descarga rápidamente a través del diodo VD1, por lo tanto, durante la ráfaga, el voltaje en la salida del elemento DD1.2 se mantiene en un nivel lógico 0. En la pausa entre ráfagas de pulsos, el voltaje en la entrada del elemento DD1.2 alcanza el valor umbral y cambia como una avalancha (debido a la retroalimentación positiva a través del capacitor C2) a un solo estado. Como resultado, se forma un pulso de polaridad positiva en su salida (pin 6), que transfiere el contador DD2 al estado cero. Los pulsos de la salida del elemento DD1.1 se alimentan a la entrada CN del contador DD2 y, después del final del paquete, se establece en un estado correspondiente a la cantidad de pulsos que contiene. Bajo la acción del frente del pulso generado por el detector de pausa (DD1.2), la información sobre el estado del contador DD2 se reescribe en el registro DD3. Sus señales de salida se envían al decodificador DD4. Como resultado, después de recibir cada ráfaga de uno a siete pulsos, aparece un 1 lógico en la salida correspondiente del decodificador, que permanece hasta el final de la siguiente ráfaga. Después de la llegada de una ráfaga de ocho pulsos, aparece una señal de este nivel en la salida 0, que no se utiliza en este dispositivo. La duración de los pulsos de salida del decodificador DD4, dependiendo del número de pulsos en la ráfaga que le sigue, está en el rango de 3...10 ms (el período, como se mencionó, puede alcanzar los 80 ms). Estos pulsos son de poca utilidad para controlar actuadores. Para convertir las secuencias de pulsos en señales de control con un nivel constante, el dispositivo está equipado con formadores ensamblados en los elementos de los microcircuitos DD1, DD5, resistencias R3 - R9, diodos VD2-VD8 y condensadores C5-C11. Funcionan de la misma manera que el detector de pausa discutido anteriormente. Por ejemplo, consideremos el proceso de generación de la señal de control del comando 2 (los contactos del interruptor de comando SA2 están cerrados en el codificador), cuando se reciben ráfagas de dos pulsos a través de la línea de comunicación. En este caso, aparece una secuencia de pulsos positivos en la salida 2 (pin 2) del decodificador DD4. El primero de ellos, a través del diodo VD3, actúa sobre la entrada del elemento DD5.1 y lo pone en estado lógico 1, cargando el condensador Sat a este nivel. En la pausa entre pulsos, el capacitor se descarga lentamente a través de la resistencia R4, sin embargo, el voltaje en la entrada del elemento no disminuye hasta el umbral de conmutación. Cada siguiente pulso recarga rápidamente el capacitor C6 al nivel lógico 1, por lo tanto, durante todo el tiempo que se transmite el comando 2, el voltaje lógico 5.1 se mantiene en la salida del elemento DD1. Al final de la transmisión del comando, el capacitor C6 se descarga a través de la resistencia R4, el voltaje en la entrada del elemento cae al umbral de conmutación y se precipita al estado cero. El codificador y el decodificador están montados en placas de circuito impreso (ver, respectivamente, figura 4 и figura 5), fabricado en lámina de fibra de vidrio de doble cara con un espesor de 1 mm. Las placas están diseñadas para la instalación de resistencias MLT-0,125, condensadores KM-5 y KM-6. Sin ningún cambio en las placas de circuito impreso, en lugar de los microcircuitos K561IE8, K561LE10 y K561ID1, puede usar sus contrapartes funcionales de la serie K 176. Sin embargo, debe tenerse en cuenta que no todos pueden funcionar normalmente con un voltaje de suministro de 4,5 V, por lo tanto, es posible que deba aumentarlo a 9 V. Si el chip K176PUZ (Fig. 3) se reemplaza con K561PU4 (este reemplazo también es posible sin cambiar la placa de circuito impreso), se puede seleccionar el voltaje de alimentación en cualquier lugar dentro de 3 ... 15 V. Los contadores K561IE10 en ambos dispositivos se pueden reemplazar con K561IE11 (y en el codificador, también con K176IE1, K176IE2), el registro K561IR9, con K176IRZ, sin embargo, en cualquiera de estos casos, será necesario finalizar los circuitos y las placas de circuito impreso.
En los circuitos de ajuste de frecuencia del codificador y decodificador, se pueden usar capacitores del doble o menos de capacidad, seleccionando respectivamente las resistencias de estos circuitos de tal manera que los productos de los valores de capacitancia y resistencia permanezcan sin cambios. Literatura
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