Sintetizador de frecuencia TSA6060. Dato de referencia

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Philips Semiconductors es un fabricante líder de sintetizadores de frecuencia, chips transmisores de radio, receptores y otros elementos que se utilizan directa o indirectamente en los sistemas de comunicación por radio. Los sintetizadores de frecuencia de Philips Semiconductors se utilizan para construir módulos de canales de radio para alarmas de automóviles, sistemas para recopilar y procesar información de sitios remotos, sistemas de seguridad y control de acceso y sistemas de radiotelefonía.

El chip TSA6060 [1] de Philips Semiconductors está diseñado para construir sintetizadores digitales con bucle de bloqueo de fase (PLL) que funcionan en las bandas AM y FM. Incluye todos los elementos necesarios para construir un sintetizador de frecuencia con un PLL, a excepción de un oscilador controlado por voltaje (VCO) y un filtro de baja frecuencia (LPF). El microcircuito incluye: un generador y un divisor de frecuencia de referencia, un divisor de frecuencia de entrada con un factor de división programable (17 bits), un detector de fase digital, un amplificador de corriente de dos niveles y un controlador para comunicarse con el microcontrolador utilizando el protocolo I.²C. El diagrama de bloques del dispositivo se muestra en la fig. 1. La tabla 1 proporciona los números, designaciones y asignaciones de los pines del microcircuito, en la tabla 2, sus principales características técnicas. El microcircuito está disponible en paquetes DIP16 y SO16, su distribución de pines se muestra en la fig. 2.

La información se escribe en el microcircuito (su programación) se lleva a cabo a lo largo de dos líneas: SDA y SCL - bus I²C [2]. Se utilizan una dirección y cuatro bytes de configuración para la programación. El byte de dirección (byte AB) contiene la dirección del dispositivo y el bit AS (Tabla 3). Si este bit coincide con el nivel lógico en la salida correspondiente del microcircuito, se escribe información de configuración en él. a uno yo²Se pueden conectar dos sintetizadores que son independientes entre sí al C-bus, y el bit AS le permite seleccionar qué sintetizador desea programar. El byte de dirección no está programado, el fabricante ingresa información durante la producción, el contenido del bit AS está determinado por el potencial en el pin 12 del microcircuito.

Si solo se necesita actualizar una parte de la información (por ejemplo, DBO+DB1), el TSA6060 se puede programar parcialmente. En cualquier caso, la transferencia debe ser terminada por una "condición de parada". En la fig. 3 muestra la secuencia de transferencia de información desde el microcontrolador al sintetizador de frecuencia. La asignación de los bits de los bytes de configuración es la siguiente (Tabla 4):

• R1, R2 establecen el paso de la cuadrícula de frecuencia (Tabla 5);
• X determina el modo de funcionamiento del circuito ("0" - banda AM, "1" - banda FM);
• Y controla las teclas de salida ("0" - la tecla FM/AM está abierta, la tecla AM/FM está cerrada, "1" - viceversa);
• Z establece la frecuencia del resonador de cuarzo utilizado;
• BS controla el modo de salida del microcircuito del mismo nombre (esta salida es de colector abierto), con BS="0" la salida cambia a un estado de alta impedancia, con BS="1" - al modo de absorción actual;
• Т1, Т2, ТЗ determinan los modos de prueba del circuito (Tabla 6).

En Z="0" el microcircuito debería funcionar con un resonador de cuarzo a 4 MHz, en Z="1" - a 8 MHz. El factor de división de frecuencia de entrada para la banda AM (X="0") es S2-2⁰ + T3-2¹ + T4-2² + ... + + T15-2¹³ + T16-2¹⁴, y para la banda FM (X="1") SO-2⁰ + T1-2¹ + T2-2² + ... + + T15-2¹⁵ + T16-2¹⁶.

Además, para AM el factor de división mínimo es 2⁶=64, para FM - 2⁸= 256.

Si el bit CP (bit de control del amplificador de corriente) se establece en "1", el amplificador emite una corriente de aproximadamente 500 µA, lo que proporciona una velocidad de sintonización rápida. De lo contrario (cuando CP="0"), la corriente es de 25 µA, lo que proporciona una mayor precisión de sintonización.

El diagrama de bloques del sintetizador PLL se muestra en la fig. 4, un circuito de conmutación típico - en la fig. 5. En el sintetizador, mediante un detector de fase, se comparan las fases de la frecuencia de referencia con la frecuencia a la salida del divisor programable, obtenida como resultado de dividir la frecuencia del VCO. Cuando el PLL está en modo de "captura", es decir, cuando la diferencia de fase en la entrada del detector de fase es menor que el valor límite, la salida del amplificador de corriente está en un estado de alta impedancia y la salida del detector de captura de bucle (INLCK) es lógica "1". Cuando el lazo está fuera del modo de "captura", es decir, cuando el detector de fase detecta la diferencia de fase entre las señales de entrada, el amplificador de corriente genera pulsos de corrección para el filtro de lazo (LPF). Para la banda FM, el filtro se realiza en elementos C5-C10-R7, para AM, en C6-C9-R6. La duración del pulso es proporcional a la diferencia de fase. Dependiendo de cuál de las señales que llegan al detector de fase está delante de la otra, la salida del amplificador de corriente cambia al modo de absorción o al modo de fuente de corriente, cargando o descargando así los capacitores en el filtro de bucle al voltaje necesario para transferir el bucle PLL al modo de captura. Fuera del modo de coincidencia de fase, la salida INLCK es "0" lógico.
Arroz. 6 ilustra la secuencia del proceso de control de frecuencia. En el gráfico superior, la frecuencia del oscilador se traza a lo largo del eje vertical: f1 - frecuencia VCO, f2 - frecuencia estable del oscilador ejemplar. Después de encender el circuito, primero se programa. Entonces la frecuencia del VCO comienza a aumentar. Cuando la diferencia de fase entre f2 y fl es menor que el valor límite (intervalos t1-t2, t3-t4 y t > 15), la bandera interna pasa a "0", indicando que el circuito está en modo de captura. Si la frecuencia f1 aumenta ligeramente, comienza el proceso de ajuste, la bandera interna cambia a "1" y f1 vuelve al rango de captura (intervalo t2-t3). Si f1 disminuye, todo es igual (intervalo t4-t5). El "1" lógico en la salida INLCK, que indica que f1 está en modo de captura, aparece con un retraso igual a 8 períodos de oscilación de f2. Esto explica la ausencia de un "1" lógico en la salida INLCK durante los cortos períodos de captura t1-t2 y t3-t4.

Tabla 1

Tabla 2

Arroz. 1. Diagrama de bloques del dispositivo

Arroz. 2. Pinout del microcircuito

Tabla 3

Arroz. 3. La secuencia de transferencia de información desde el microcontrolador al sintetizador de frecuencia.

Tabla 4

Tabla 5

Tabla 6

Arroz. 4. Diagrama de bloques de un sintetizador PLL

Arroz. 5. Circuito de conmutación típico

Arroz. 6. Secuencia del proceso de control de frecuencia

Publicación: cxem.net

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