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ENCICLOPEDIA DE RADIOELECTRÓNICA E INGENIERÍA ELÉCTRICA AFC digital en el oscilador local. Enciclopedia de radioelectrónica e ingeniería eléctrica.
Enciclopedia de radioelectrónica e ingeniería eléctrica. / radiocomunicaciones civiles Garantizar la estabilidad de la frecuencia del oscilador local de los dispositivos receptores y transmisores de aficionados siempre ha sido un problema urgente. Los requisitos para este parámetro han aumentado especialmente con la llegada de las comunicaciones digitales. Los desarrollos amateur de sintetizadores de frecuencia digitales que resuelven completamente el problema de la estabilidad de la frecuencia aún no se han generalizado debido a su relativa complejidad. Sin embargo, existen opciones más accesibles para solucionar este problema. El autor del artículo siguiente habla de uno de ellos. El dispositivo de control automático de frecuencia digital (DALC) está diseñado para usarse junto con una balanza digital universal (UDS), cuya descripción se proporciona en [1]. El uso de un DAC puede mejorar significativamente la estabilidad de la frecuencia de sintonización del transceptor. El diagrama del circuito DAC se muestra en la figura. La sintonización de frecuencia del VFO, que se complementa con dicho dispositivo, será discreta en pasos de 50 o 100 Hz, dependiendo de su conexión al divisor preliminar en DD2, DD3 de la escala digital.
El funcionamiento del circuito, con un paso de sintonización de 100 Hz, se puede representar de forma simplificada de la siguiente manera. Si el valor de los dígitos menos significativos (hercios) de la frecuencia medida se encuentra en el rango 0...49 Hz, luego de transcurrido el tiempo de conteo, la salida del preescalador (pin 8 de DD3.2) tendrá un nivel de registro. 0. Con un aumento adicional de la frecuencia, aparece un registro en la salida del divisor. 1. Esta propiedad se utiliza en el funcionamiento del sistema DAC. Este principio no es nuevo. Se utilizó anteriormente en otros diseños, por ejemplo, en [2]. Consideremos el caso en el que la frecuencia "aumenta". Cuando la frecuencia del oscilador local del transceptor aumenta, cuando los dígitos de orden inferior del valor de frecuencia caen dentro del rango de 50...99 Hz, después de que haya transcurrido el tiempo de conteo, aparecerá un nivel de registro en la salida del oscilador digital. preescalador de señal. 1. El disparador DD1.2 del circuito DAC arreglará este nivel y también aparecerá un registro en su pin 1. 1. Un voltaje de alto nivel abrirá el interruptor del transistor VT1, lo que provocará una descarga gradual de la capacitancia integradora C2. El voltaje en el varicap para ajustar la frecuencia del oscilador local disminuirá y la frecuencia GPA comenzará a disminuir hasta que aparezca el nivel de registro. 0 en el pin 1 del disparador DD1.2 del nodo DAC. Log.0 en este pin cierra el interruptor del transistor y el voltaje a través de la capacitancia integradora y el varicap aumentará gradualmente. La frecuencia del GPA también comenzará a aumentar. De la descripción del principio de funcionamiento del sistema, queda claro que funciona con un cambio constante de frecuencia: "pulsaciones", que serán menores cuanto menor sea la tasa de cambio de frecuencia bajo la influencia del sistema DAC (en (el límite de la velocidad del DAC y su propia deriva, las frecuencias del VPA serán iguales). En este caso, la tasa de cambio de frecuencia se puede reducir aumentando la capacitancia del condensador integrador C2 o aumentando el valor de la resistencia R4. En este caso, es necesario asegurarse de que siempre exceda la tasa de deriva de frecuencia del propio VFO; de lo contrario, el sistema DAC no funcionará (no habrá bloqueo ni retención de frecuencia). El voltaje en la capacitancia integradora G2 puede tomar valores de 0 a (0,7...0,9)Upit (los límites superior e inferior dependen de la relación de los valores de las resistencias R4-R6). Dependiendo de dónde "flote" la frecuencia, el voltaje disminuirá o aumentará gradualmente en el rango especificado, manteniendo la frecuencia del VFO. El rango de sintonización de frecuencia del GPA cuando cambia el voltaje en el capacitor C2 (dentro de los límites especificados anteriormente) es la banda de retención del DAC. Si analizas el funcionamiento del DAC en el caso de que la frecuencia “flote hacia abajo”, estarás convencido de que funciona de la misma forma. Para introducir el sistema CACH en el GPA del transceptor, se deben cumplir una serie de condiciones. 1. La frecuencia del oscilador local debe alimentarse a la entrada f1 (pin 1 DD1) TSSH. 2. La desafinación de la frecuencia GPA debe ser de al menos ±3,5 kHz. 3. La deriva propia de la frecuencia del GPA no debe exceder los 200 ... 300 Hz durante 5 ... 10 minutos. Dado que los procesos en curso son muy lentos, el funcionamiento del DAC no aumenta el nivel de ruido del GPA y no deteriora los parámetros eléctricos del transceptor. La desafinación del VPA disminuye con la introducción del DAC aproximadamente 1,5...2 veces. Si su conservación es importante, antes de conectar el DAC es necesario aumentar las capacidades de "estiramiento" en el circuito varicap. Cuando se activa la desafinación, se produce un error al configurar la frecuencia inicial, lo cual es una consecuencia inevitable de la simplicidad de este sistema. Por lo tanto, cuando se activa la desafinación, es necesario controlar la frecuencia utilizando la relación de ruido central. El cambio de frecuencia ocurre esporádicamente sin ningún control, pero se vuelve improbable con una pequeña desafinación: 200...300 Hz. La “pulsación” realista que se puede lograr en la frecuencia GPA es de 3...5 Hz, lo cual es bastante aceptable en la mayoría de los casos. La resistencia R4 se utiliza para seleccionar la constante de tiempo del circuito integrador en función de las "ondulaciones" de frecuencia mínima cuando el DAC está en funcionamiento (monitoreado mediante un frecuencímetro en el modo de visualización de unidades de hercios). La banda de desafinación y el ancho de banda de retención del DAC dependen de los valores de las resistencias R4, R5 y R6. Se seleccionan (dentro de 1...3 MOhm) según la banda de desafinación requerida, por un lado, y para mantener de manera confiable la frecuencia VFO durante mucho tiempo, por otro lado (se monitorean después de calentar el transceptor). Durante el funcionamiento normal del DAC, el LED HL1 (indicador de funcionamiento del sistema) debe parpadear durante un período de aproximadamente 4...15 s (dependiendo de la velocidad de la deriva de frecuencia del VFO). y la frecuencia del VFO no debe cambiar más de ±5 Hz. La versión del autor del sistema GPA CAFC tiene las siguientes características: el número de entradas de balanza digital utilizadas - 2; Banda de desafinación del VFO después de la instalación: ±2 kHz (antes de instalar el DAC: ±3.5 kHz); agotamiento inicial de la frecuencia del oscilador local ± 1 kHz (dependiendo del rango): la frecuencia se estabiliza después de 5...10 mim de calentamiento del transceptor; El paso de sintonización de frecuencia GPA es de 50 Hz (la entrada D del disparador DD1.2 del sistema CAC está conectada a la salida 5 de la escala DD3.1). El sistema DAC funciona continuamente (sin apagarse). Error al configurar la frecuencia inicial cuando la desafinación está activada, aproximadamente 100 Hz por cada 5 - 10 encendidos de “recepción-transmisión”. Con una desafinación de 200...300 Hz, es poco probable que se produzca un error al configurar la frecuencia. Enmienda. La salida superior de la resistencia R6 según el diagrama (ver figura) debe conectarse al circuito de desintonización de GPA, y la inferior, al varicap de ajuste de GPA. Literatura
Autor: G. Lavrentiev (UR4QDF)
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