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ENCICLOPEDIA DE RADIOELECTRÓNICA E INGENIERÍA ELÉCTRICA Cálculo de un sintetizador basado en PLL con DPCD. Enciclopedia de radioelectrónica e ingeniería eléctrica.
Enciclopedia de radioelectrónica e ingeniería eléctrica. / Cálculos de radioaficionados El objeto del artículo es mostrar, utilizando el ejemplo de un microcircuito sintetizador (KR1015XK2,3), el cálculo de los coeficientes de división y relaciones de frecuencia de un sintetizador de frecuencia basado en un PLL con DPCD como el más sencillo y accesible a la mayoría. de radioaficionados. El artículo no propone un circuito sintetizador de frecuencias, sino que solo calcula los coeficientes de división y las relaciones de frecuencia. El circuito de control de sintetizador universal presentado está diseñado para microcircuitos de sintetizador con entrada de datos en serie (KR1015XK2,3, etc. [8]). Los microcircuitos sintetizadores de otros tipos tienen una interfaz más conveniente y prácticamente no requieren un "kit de carrocería" adicional (microcircuito NJ8820 [2, 3]). Por lo tanto, solo se proporciona un diagrama de bloques del sintetizador, y aún así no todo. Además, su parte principal (excepto VD y LPF) suele estar contenida en los microcircuitos de los sintetizadores de frecuencia (por ejemplo, KR1015XK2,3; NJ8820, etc. [8]).
El diagrama de bloques del sintetizador [1] se muestra en la Fig. 1, donde se aceptan las siguientes designaciones:
El código de control del sintetizador se muestra en la Fig.2.
Las principales relaciones de frecuencia del sintetizador: - dF - paso de red de frecuencia mínima; -dF=N*Fo, donde N es un número entero por el cual cambia el factor de división del VD; - Fo - frecuencia de referencia de FD; - FBX - frecuencia sintetizada Fin \uXNUMXd Fo * K * Kdpkd + Fo * N * Kps, donde K es el coeficiente de división del VD (Kvd). Cálculo de los coeficientes de división número entero sin resto. El coeficiente de división del PS Kps \uXNUMXd (Fin / (Fo * K) - Kdpkd) / (N * Fo), es decir el resto de la división al calcular la eficiencia, dividido por el paso mínimo de la red de frecuencias. Coeficiente de división Código OD = Fkv / Fo, es decir la frecuencia del cristal de referencia dividida por la frecuencia de referencia del PD. Algunos tipos de sintetizadores tienen relaciones de división OD fijas (KR1015HKZ tiene Code=1024; 2560; 5120). Ejemplo de cálculo de sintetizador 1. Datos iniciales: - sintetizador - microcircuito KR1015HKZ (Kdpkd <4095, Code 5120, 2560,1024; Fmax<10 MHz). - divisor externo K1507IE1 (Kvd 10/11,20/22,40/44); - Aleta= 135000 kHz; - dF=25kHz. 2. Según Fin y Fmax, seleccionamos Kdel 20/22, es decir, Kvd=20, N=2. A continuación, calculamos Fo como dF/N=25/2= 12,5 kHz. Tomemos Code=1024, luego Fkv=12,5*1024=12800 kHz. Si tomamos Kdel 40/44, obtenemos Fo=6,25 kHz y con Code=1024 Fkv=6,25*1024=6400 kHz. Ahora definamos dFdpkd (paso de frecuencia por unidad de código DPKD) como FoKvd=b,25*40=250. A continuación, puede calcular el código DPKD y el código PS: Codifique DPKD=Fin/(dFdpkd==135000/250=540. Dado que el resto es cero, codifique PS=0. Para una frecuencia de 135050 kHz, el resto = 50 y, por tanto, el código PS=50/25=2. 3. A la hora de calcular, deberán tenerse en cuenta las siguientes restricciones: - códigos DPKD mínimos y máximos (determinados por el tipo de sintetizador seleccionado); - el código PS máximo debe ser > Kvd; - frecuencias máximas para entradas de señal y oscilador de referencia. Circuito de control del sintetizador universal Esta versión del esquema está diseñada para la banda VHF FM de 145 MHz, 80 canales principales y 80 adicionales. El esquema consta de dos nodos principales (independientes): - esquema para generar e ingresar el código del sintetizador; - esquema para generar el número de canal y la indicación. El circuito para generar e ingresar el código (Fig. 3) está diseñado para un sintetizador del tipo KR1015XK3 o cualquier otro con entrada de código en forma serial (hasta 32 bits). La variante dada está diseñada para un código de veinte dígitos Para cambiar la capacidad del código, es necesario cambiar el recálculo K del contador D2. Los códigos de frecuencias introducidos en el sintetizador se graban en la ROM. A continuación se describe cómo componer un firmware de ROM.
El esquema incluye los siguientes nodos: - generador y contradivisor por 20 (D1.1, D1.2, D2, VD1, VD2); - esquema de lanzamiento y enlace (D3, D1.5); - esquema para generar código y grabar señales del sintetizador (D5, D6, D1.3, D1.4, D4, VT1). El circuito se inicia con el pulso START. El circuito de vinculación genera un pulso de habilitación de conteo D2 y enciende D5, vinculado al borde de ataque de los pulsos del generador D1, D2. Después de contar 20 pulsos, el circuito de activación vuelve a su estado original y se retira la energía de D5. Los datos salen de la salida D6, los relojes de entrada de datos al sintetizador salen de la salida D4 y una señal de escritura de código al sintetizador PDCA sale de la salida 13 D3.2 (puede tener un nivel constantemente alto). Funcionamiento del circuito de control del sintetizador universal 1. Se establece el código del canal seleccionado (niveles TTL en los pines 1-6,23, 22,19D5). 2. La señal START (pulso positivo) se establece en "1" disparador D3.1. 3. El flanco positivo del reloj generado por el generador en D 1.1, D 1.2 se establece en el disparador "1" D3.2. Una señal de bajo nivel del pin 12 D3.2 permite el contador (coeficiente 20) a D2.1, D2.2, y una señal de alto nivel del pin 13 D3.2 permite la salida de la grabación del reloj al sintetizador a través de D4 y se suministra energía a la ROM D5 usando D1.5 y VT1. También se forma una señal de alto nivel en la entrada de selección del sintetizador (REC). 4. Los datos introducidos en el sintetizador se convierten en un código de serie mediante el multiplexor D6. 5. Los pulsos del reloj de registro de datos se forman a partir de los pulsos del generador D1.1, D1.2 por los elementos D1.3, D1.4, C2, C3, R4. El pulso de reloj del generador se retrasa y luego se forma un pulso corto desde su borde de ataque. Por lo tanto, el reloj de escritura siempre cae exactamente en el bit de datos correspondiente. 6. Después de que el contador cuenta 20 pulsos, aparecen señales de alto nivel en los pines 11 D2.2 y 5 D2.1, lo que conduce a una señal de alto nivel en los pines 4 D3.1 y 10 D3.2. Los disparadores D3.1, D3.2 se establecen en su estado inicial. Por lo tanto, el contador deja de contar, se desconecta la alimentación de la ROM, se detiene el suministro del reloj de escritura al sintetizador, la señal de selección del sintetizador (REC) baja y los datos introducidos se introducen en los contadores del sintetizador. 7. Después de cambiar el código, se debe dar una señal de INICIO y el nuevo valor del código se ingresa en el sintetizador. 8. El circuito está construido sobre microcircuitos CMOS que pueden ser alimentados por un voltaje de 3 ... 15 V. La ROM está alimentada por 5 V y, por lo tanto, la resistencia R6 debe seleccionarse según el voltaje de suministro para que cuando haya energía. aplicado a la ROM, no supera los 5 .. .5,5 V 9. También debe tenerse en cuenta que el sintetizador suele tener niveles TTL para las entradas de control, por lo que puede ser necesario activar los circuitos de sujeción de nivel para las señales que se suministran al sintetizador. Circuito de fijación de nivel: una resistencia (1 ... 5 kOhm) conectada en serie al circuito de señal y un diodo conectado por el cátodo al circuito de alimentación del sintetizador. 10. El esquema de ajuste anterior no requiere. La frecuencia del generador no es crítica, en las clasificaciones indicadas, alrededor de 100 kHz. El esquema para generar el número de canal y la indicación. El circuito (Fig. 4) contiene un contador BCD del número de canal (D5, D6), que se utiliza para indicar el número de canal (D7, D8, HL1, HL2) y direccionar la ROM. El número máximo de canales que se puede implementar en este esquema es 99 (en el esquema anterior, el número máximo de canales es 80).
Cuando el contador se enciende y se desborda, el circuito se configura en el canal 40 (se puede configurar mediante cualquier soldadura de las entradas SO ... S3 de los contadores D5, D6). Los botones S1, S2 aumentan o disminuyen el número de canal. El botón S3 está diseñado para modificar el código del sintetizador, por ejemplo, para reducir la frecuencia de transmisión en 600 kHz en modo repetidor. En los elementos D1.5, D1.6, D2.6, D4, se realiza un esquema de instalación de mostrador. En los elementos C8...C11,VD4...VD7,R14...R18 se realiza un circuito de generación de señal START para el circuito de entrada del código del sintetizador. Como puede verse en el diagrama, la señal START se genera en los siguientes casos: - cambiar el número de canal (mediante los botones S1, S2); - modificación del código (presionando y soltando el botón S3); - cuando se conecta la alimentación (elementos D1.5.D1.6). Circuito de generación de la señal de START La figura 5 muestra una variante del circuito de generación de la señal de START, que es conveniente utilizar cuando se utilizan conmutadores codificadores del tipo PP8-1 o similar en lugar del circuito electrónico de generación del número de canal. Este circuito es, de hecho, un circuito para vincular la fase del pulso de escritura de código en el DPCD a la fase de la frecuencia de referencia del sintetizador, lo que elimina la aparición de pulsos de desajuste en la salida del discriminador de fase del sintetizador cuando se escribe un código constante. en el DPDC.
Funcionamiento del circuito de generación de la señal START (Fig. 5) Desde el flanco positivo del pulso del generador, se forma un breve pulso de INICIO positivo, que se alimenta al circuito de control del sintetizador. Desde el borde negativo del pulso del generador, se forma un impulso de ajuste a "1" del disparador. El flanco positivo de la señal de frecuencia de referencia del sintetizador (pin 14 KR1015HKZ) restablece el disparador a "0". La señal (caída negativa) de la salida del disparador ingresa la información ingresada en el sintetizador en sus contadores. Por lo tanto, el registro de información está vinculado en el tiempo a la frecuencia de referencia del sintetizador, se excluyen la aparición de pulsos de desajuste en la salida del detector de fase del sintetizador y la sobresalida de frecuencia en el anillo PLL. La frecuencia del oscilador debe seleccionarse en función de la velocidad de respuesta del circuito a un cambio de canal (1...10 Hz). Debe tenerse en cuenta que la señal que proviene del sintetizador tiene un nivel alto, alrededor de 5 V. Por lo tanto, el circuito funciona con una tensión de alimentación de no más de 9 V. De lo contrario, se debe instalar un circuito de sujeción de nivel en la salida. . El esquema no es crítico para las clasificaciones de los elementos y no requiere configuración. Autor: S. Gurov, San Petersburgo; Publicación: N. Bolshakov, rf.atnn.ru
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