Procesadores de DVD ESS ES4318, ES4408, ES4408FD. Dato de referencia
Enciclopedia de radioelectrónica e ingeniería eléctrica. / Aplicación de microcircuitos
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Los chips ES4318, ES4408, ES4408FD son la base para construir reproductores de DVD domésticos. Un alto grado de integración, arquitectura programable, alta calidad de procesamiento de señales y bajo costo hacen posible producir dispositivos que cumplan con los requisitos de calidad modernos.
Los microcircuitos se basan en un procesador RISC de 32 bits de alto rendimiento, que proporciona decodificación y procesamiento del flujo de datos de entrada desde la unidad de DVD, también actúa como un controlador del sistema. El software del microchip se puede ampliar conectando una ROM externa. Para procesar la señal de video decodificada, los microcircuitos usan filtros y convertidores incorporados que forman una imagen de alta calidad de un formato determinado. La variedad de formatos de grabación de imágenes hace que esta opción sea particularmente importante (por ejemplo, para dar salida a un DVD PAL grabado en NTSC).
La imagen de salida se genera en un formato adecuado para su uso con una amplia gama de decodificadores PAL y NTSC. Las señales de audio se suministran a las salidas de los microcircuitos en dos formas: decodificadas (listas para la conversión directa a una señal analógica mediante un DAC) y como un flujo digital sin formato (un flujo de audio leído desde el disco). La interfaz I2S se utiliza para transmitir información de audio decodificada y la interfaz S/PDIF se utiliza para transmitir el flujo de audio sin procesar. Estos chips también implementan una amplia gama de funciones de interfaz, que incluyen decodificación de comandos de control remoto (desde el receptor de infrarrojos) y soporte para funciones de teclado de control. El diagrama de bloques para conectar los procesadores de DVD de la serie ESS ES4xx8 se muestra en la Fig. 1.
Arroz. 1 Diagrama de bloques de conexión del procesador de DVD ESS de la serie ES4xx8
Características de la viruta
Microprocesador ES4318
Funciones y características principales del procesador de DVD ES4318:
- hecho en un paquete PQFP de 208 pines;
- soporte completo para decodificar transmisiones MPEG-1 y MPEG-2;
- arquitectura programable;
- formatos de disco: DVD-Video, Audio CD, Video CD (VCD, VCD 2.0), Super Video CD (SVCD);
- soporte para DVD Navigation 1.0;
- decodificación de protección de zona (CSS).
Funciones de procesamiento de imágenes:
- conversión de formato de imagen "Pan & Scan" y "Letterbox";
- la tecnología SmartZoom, que brinda la capacidad de acercar y desplazar la imagen;
- Tecnología SmartScale, que permite la conversión de sistemas de televisión en color (por ejemplo, NTSC a PAL, etc.);
- Tecnología SmartStream para corregir errores en la lectura de datos de un disco en tiempo real;
- modos de reproducción: cámara lenta, avance rápido, rebobinado, cuadro por cuadro y transición a un fragmento dado;
- soporte para funciones de karaoke y subtítulos;
- visualización en pantalla (OSD) con 16 colores, función de superposición con 16 grados de transparencia;
- Salida de componentes de 8 bits en formato YUV.
Funciones de procesamiento de audio:
- decodificación de secuencias Dolby Digital en una secuencia PCM de dos canales;
- decodificador Dolby Pro Logic;
- compatibilidad con secuencias PCM de hasta 24 bits/96 kHz;
- operación simultánea de salida estéreo digital e interfaz S/PDIF;
- compatibilidad integrada con la tecnología Sensaura Dolby Digital Virtual Surround;
- Salida S/PDIF para transmisiones de audio AC-3, DTS Digital y PCM lineal.
Funciones de la interfaz:
- dos interfaces para conectar una unidad de DVD: ATAPI o bus A/V;
- interfaz de audio serie digital bidireccional I2S;
- control directo de la unidad lectora de discos;
- ocho puertos de E/S multifuncionales;
- señal de reloj único a 27 MHz;
- Admite hasta 2 MB de SDRAM.
Microprocesador ES4408
La mayoría de las características del chip ES4408 son las mismas que las del chip ES4318. A diferencia del anterior, el chip ES4408 cuenta con funciones avanzadas de procesamiento de sonido:
- decodificación de transmisiones Dolby Digital en una transmisión de audio PCM de seis canales;
- decodificación de secuencias multicanal MPEG en secuencias de audio PCM.
Además, la interfaz del chip permite conectarle hasta 4 MB de SDRAM o EDO DRAM.
El chip ES4408FD difiere del ES4408 en su decodificador incorporado para transmisiones de audio DTS y soporte para hasta 8 MB de SDRAM RAM.
Los pines de los microcircuitos se agrupan según su propósito funcional (Fig. 2):
(haga clic para agrandar)
Arroz. 2. Agrupación de pines de microcircuitos.
- 1...23 y 170...208 - interfaz de procesador RISC incorporado;
- 24...52 - interfaz de transferencia de datos de audio (I2S, S/PDIF).
- 53...104 - interfaz para conectar ROM y RAM;
- 105...119 - interfaz de conexión del codificador de video;
- 120...156 Interfaz ATAPI/DCI para conectar una unidad de DVD;
- 157...169 - puertos de entrada/salida multifuncionales.
Los circuitos del cable común de los microcircuitos están conectados a los siguientes pines: 8,17, 26, 34, 43, 52, 60, 67, 76, 84, 91, 98,103,112,120,129,138, 147,156,163,171,177,184,192, 200, 208.
La tensión de alimentación se aplica a los siguientes terminales: 1, 9,18, 27, 35, 44, 51, 59, 68, 75, 83, 92, 99,104, 111,121,130,139,148,157,164, 172, 183,193,201.
Pines no utilizados: 37, 38, 42, 202, 203.
La asignación de pines del chip ES4408FD se muestra en la Tabla. una.
Tabla 1
| nombre |
número |
régimen |
Descripción |
| VCC |
1, 9, 18, 27, 35, 44, 51, 59, 68, 75, 83, 92, 99, 104, 111, 121,130,139, 148, 157, 164, 172, 183, 193, 201 |
entrada |
fuente de alimentación |
| Los Ángeles(0-21) |
2-7, 10-16, 19-23, 204-207 |
Salida |
Bus de direcciones para la interfaz de intercambio con dispositivos externos del procesador RISC incorporado |
| VSS |
8, 17, 26, 34, 43, 52, 60, 67, 76, 84, 91, 98, 103, 112, 120, 129, 138, 147, 156, 163, 171, 177, 184, 192, 200, 208 |
entrada |
cable común |
| RE5ET# |
24 |
entrada |
Restablecer entrada de señal, activo bajo |
| TDMDX |
25 |
Salida |
Línea de datos serie de interfaz TDM |
| RSEL |
|
entrada |
Selección de tamaño de palabra de ROM externa (0 - 16 bits, 1 - 8 bits) |
| TDMDR |
28 |
entrada |
Línea de recepción de datos serie TDM |
| TDM CLK |
29 |
entrada |
reloj de interfaz TDM |
| TDMF |
30 |
entrada |
Señal de sincronización del bloque de datos de la interfaz TDM |
| TDMTSC# |
31 |
Salida |
Señal de habilitación de datos, activo bajo |
| TWS |
32 |
Salida |
Señal de selección de canal de interfaz I2S (canales de salida) |
| SEL_PLL1 |
|
entrada |
Entrada 2 para seleccionar la frecuencia de la señal del reloj de salida (ver Tabla 2) |
| SDT(0) |
33 |
Salida |
Interfaz de línea de datos en serie2S (canales 1 y 2) |
| SEL_PLLO |
|
entrada |
Entrada 0 para seleccionar la frecuencia de la señal del reloj de salida (ver Tabla 2) |
| SDT (1) |
36 |
Salida |
Interfaz de línea de datos en serie2S (canales 3 y 4) |
| SEL_PLL1 |
|
entrada |
Entrada 1 para seleccionar la frecuencia de la señal del reloj de salida (ver Tabla 2) |
| SDT(2) |
37 |
Salida |
Interfaz de línea de datos en serie2S (canales 5 y 6) |
| SDT(3) |
38 |
Salida |
Interfaz de línea de datos en serie2S (canales 7 y 8) |
| MCLK |
39 |
Entrada salida |
Señal de reloj para DAC de audio |
| TBSK |
40 |
Entrada salida |
Reloj de interfaz I2S (canales de salida) |
| SPDIF_DOBM |
41 |
Salida |
Salida de datos de interfaz S/PDIF (IEC958) |
| SEL_PLL3 |
|
entrada |
Selección de entrada de reloj (0 - oscilador de cristal, 1 - entrada DCLK) |
| RSD |
45 |
entrada |
Interfase la línea de recepción de datos en serie2S (entrada estéreo) |
| RW |
46 |
entrada |
Señal de selección de canal de interfaz I2S (canal de entrada) |
| rbck |
47 |
entrada |
Reloj de interfaz I2S (canal de entrada) |
| APLLCAP |
48 |
entrada |
Terminal de conexión de condensador externo (para sintetizador de frecuencia) |
| XIN |
49 |
entrada |
Conclusión para conectar un resonador de cuarzo. |
| XSALIDA |
50 |
Salida |
- "- |
| DMA(O-11) |
53-58,61-66 |
Salida |
Señales de selección de dirección para DRAM externa |
| DCAS# |
69 |
Salida |
Señal OAS (columna estroboscópica) para DRAM externa, activa baja |
| GAMA# |
70 |
Salida |
Señal de acceso a DRAM externa, baja activa |
| DSCK_ES |
|
entrada |
Habilite la señal para enviar pulsos de reloj a la RAM dinámica externa, nivel activo: bajo |
| DWE# |
71 |
Salida Señal de escritura de RAM externa, activa baja |
| DRAS(0-2)# |
72 - 74 |
Salida |
Señales RAS (fila estroboscópica) para RAM dinámica externa activa baja |
| DB(0-15) |
77-82, 85-90, 93-96 |
Entrada salida |
Señales de bus de datos de RAM externa |
| DCS (O-1) # |
97,100 |
Salida |
Señales de selección de chip para SDRAM |
| DQM |
101 |
Salida |
Señal de máscara de comunicación RAM |
| DSCK |
102 |
Salida |
Señal de reloj para SDRAM |
| DCLK |
105 |
entrada |
Señal de reloj de entrada (frecuencia 27,0 MHz) |
| YUV(0-7) |
106-110,113-115 |
Salida |
Datos YUV (8 bits) para codificador de video (interfaz de imagen) |
| PCLK2XSCN |
116 |
Entrada salida |
Reloj de interfaz de imagen (modo de pantalla doble) 27,0 MHz |
| PCLKQSCN |
117 |
Entrada salida |
Reloj de interfaz de imagen |
| VSYNC# |
118 |
Entrada salida |
Señal de sincronización de cuadro de interfaz de transmisión de imagen, sincronización de borde o sincronización de caída Salida controlada por software, nivel activo bajo |
| HSYNC# |
119 |
Entrada salida |
La señal de sincronización horizontal de la interfaz de transmisión de imágenes, la sincronización en el borde o la salida del flanco descendente está controlada por software, el nivel activo es bajo |
| HD (0-15) |
122 128,131--137, 140,141 |
Salida |
Bus de datos de la interfaz del dispositivo de reproducción de discos (unidad de DVD) |
| HCS1FX# |
152 |
Salida |
Señal de selección de interfaz de reproductor de discos 1 |
| HCS3FX# |
153 |
Salida |
Señal de selección de interfaz de reproductor de discos 3 |
| H1OCS16# |
151 |
entrada |
Señal de solicitud de datos en modo de 16 bits |
| ha(0-2) |
154,155,158 |
entrada salida |
Bus de direcciones de la interfaz del reproductor de discos |
| VPP |
159 |
entrada |
Tensión de protección de umbral |
| HWR#/DCI_ACK |
149 |
Entrada salida |
Señal de grabación de la interfaz del reproductor de discos, señal de reconocimiento de la interfaz DCI |
| HRD#/DQ_CiK |
150 |
salir, salir |
Señal de lectura de la interfaz del reproductor de discos, reloj de la interfaz DC1 |
| HWRQ# |
142 |
Salida |
Señal de solicitud de escritura |
| HRDQ# |
143 |
Salida |
Señal de solicitud de lectura |
| HIRQ |
144 |
Entrada salida |
Señal de interrupción |
| HRST# |
145 |
Salida |
Restablecer señal |
| HIORDIO |
146 |
entrada |
Señal de E/S lista |
| AUXILIAR(0-7) |
160-162,165-169 |
Entrada salida |
Ocho líneas de E/S controladas por software |
| LOE# |
170 |
Salida |
Señal para acceder a un dispositivo de interfaz externo del procesador RISC integrado, nivel de salida activo: bajo |
| LCS (O-3) # |
173 - 176 |
Salida |
Salida Señal de selección de dispositivo externo, activo bajo |
| LD(15-O) |
+178 (182,185) 191,194-197 |
Entrada salida |
Interfaz de bus de datos para intercambio con dispositivos externos |
| LWRLL# |
198 |
Salida |
Señal de escritura baja de 16 bits, activa ~~ baja |
| LWRHL# |
199 |
Salida |
Señal de escritura alta de 16 bits, baja activa |
| NC |
37,38,42,202,23 |
- |
pines desconectados |
Tabla 2
| Frecuencia de la señal de salida, MHz |
Señal |
Frecuencia de la señal de salida, MHz |
Señal |
| SEL_PLLO |
SEL_PLL1 |
SEL_PLL2 |
SEL_PLLO |
VENDERLL1 |
SEL_PLL2 |
| Ninguno |
0 |
0 |
0 |
121,5 |
0 |
0 |
1 |
| 27 |
1 |
0 |
0 |
81 |
1 |
0 |
1 |
| Igual a la frecuencia de la señal de entrada |
0 |
1 |
0 |
94 |
0 |
1 |
1 |
| 54 |
1 |
1 |
0 |
108 |
1 |
1 |
1 |
Publicación: cxem.net
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19.09.2021
Científicos coreanos de la Universidad Nacional de Incheon (INU) han creado lo que dicen que algún día reemplazará a los procesadores electrónicos: un chip de microfluidos programable (Unidad de procesamiento de microfluidos, MPU) que usa ADN en lugar de electrónica para realizar cálculos.
Los cálculos de ADN han requerido tradicionalmente la laboriosa mezcla de cadenas de proteínas en un tubo de reacción. La MPU, por otro lado, hace todo automáticamente y se controla a través de una PC tradicional o un teléfono inteligente.
Al hacer un prototipo de procesador de ADN usando una impresora 3D, los investigadores pudieron demostrar su uso para realizar operaciones matemáticas complejas con lógica booleana. Para hacer esto, las plantillas de cadena simple de ADN se convirtieron en puertas lógicas que se conectaban al ADN entrante y secuencias complementarias de Watson-Crick y producían ADN saliente, cuya longitud daba un resultado binario verdadero-falso.
La funcionalidad del MPU prototipo se limita a las operaciones lógicas más básicas (Y, O, XOR y NO), pero el equipo de INU está convencido de que esto es solo el comienzo. Según sus previsiones, la MPU contribuirá al desarrollo de unidades aritméticas lógicas complejas y circuitos neuromórficos.
"Hemos proporcionado una prueba de concepto para el funcionamiento básico de las puertas lógicas y el cálculo de ADN a través de un chip MPU basado en ADN, aunque con una funcionalidad limitada", concluyó INU en su artículo en la revista ACS Nano, y agregó que su investigación futura se centrará en creando plataformas informáticas integradas para aplicaciones de modelado matemático y aprendizaje profundo, con algoritmos de ADN y sistemas de almacenamiento de datos basados en ADN.
INU no es la única organización que ve el ADN como la base potencial para una nueva revolución informática. En 2016, Microsoft y la Universidad de Washington demostraron el almacenamiento digital basado en ADN, almacenando hasta 200 MB de datos en hebras de ADN sintético encapsulado. Como afirmó Microsoft en su momento, esta tecnología permitiría almacenar información durante 2000 años a 10 °C o millones de años cuando se enfría a -18 °C.
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